组件接地方式对PID的影响 - 你所知道的PID FREE真的Free吗 PID说说(七.上篇).
PID (Potential induced Degradation)，又称电势差诱导衰减，是指组件在户外经过一段时间的运行后出现输出功率降低，导致组件发电效率和电站运行效率降低。组件一旦发生PID效应，会大大影响电站的运营及效益，因而PID成为当前光伏业界普遍关注的热门话题。
目前已知的PID产生机理已为业界所熟悉，普遍认为从电池到封装材料，再经过玻璃，铝边框，与大地之间形成的漏电流通道是PID形成的主因。目前对PID解决方法的讨论和研究也集中在电池、封装材料上，抗PID的EVA已经成为业界所向。但从漏电流的通道来分析，边框对地之间的导电性也是漏电流的必经通道，从这个意义上说，如果能切断这一通道，或许也是解决或减缓PID效应的有效方法。
以下笔者从PID效应所密切联系的漏电流三个方面来阐述这一思路的可能性。
首先从封装材料的解决方案来分析。
目前从封装材料来解决PID的主要根据是减少EVA材料的水解和增加EVA本身的绝缘电阻，因而多采用较低VA含量，以及适当改变配方，将体积电阻从E14提高到E15数量级。其意义也就是降低组件的漏电流。据EVA厂商介绍某些抗PID性能的EVA封装的组件做PID测试时漏电流今有几微安（普通EVA封装的组件漏电流有几十到几百微安）。关于这方面的介绍已经很多，笔者不再赘述。同样是漏电流大小，如果能增加漏电流通道中从边框到地之间的电阻从而降低漏电流，或许对组件提高抗PID性能是有意义的。
其次，从PID室内模拟所用的不同方案来分析。
PID室内测试中多采用负偏压、1000小时、双八五、边框接地的方法来做。实验中并未强调组件的接地方法。在常温PID测试中有建议玻璃表面覆盖水或导电铜箔（或铝箔），在双八五试验箱中并未建议覆盖铜箔，只是说对于无边框组件应当在玻璃四周用铜箔围出一圈导电通道，用于形成接地用的模拟“边框”。
有报道做的如下试验说明了漏电流通道电阻对PID的影响。
选取4 件相同批次、相同材料的双玻组件（无金属边框）进行PID 测试，测试分别按以下方式进行：
A 组件：组件背面中间贴40cm*20cm 的铜箔，组件短接后连到电压源的负极，正极用夹子接触铜箔；
B 组件：组件背面中间贴40cm*20cm 的铜箔，正面全覆盖铜箔至距离边缘1cm 处，组件短接后连到电压源的负极，正极用夹子接触40cm*20cm 的铜箔；
C 组件：组件背面中间贴40cm*20cm 的铜箔，正面全覆盖铜箔至背面2cm，类似形成铜箔边框，组件短接后连到电压源的负极，正极用夹子接触40cm*20cm 的铜箔；
D 组件：组件正面全覆盖铜箔至背面2cm，类似形成铜箔边框，组件短接后连到电压源的负极，正极用夹子接触铜箔边框；
四种不同的接地方式分别对应的从向阳面玻璃对地的接地电阻为：
R(A)>R(B)>R(C)》R(D)。
每一件组件测试时都保持在75℃环境下，持续施加4 小时的偏压1000V，监控漏电流显示：PID漏电流
试验后进行功率测试，A、B、C 组件测试前后功率波动在1%以内，只有D 组件衰减了14.54%，对比D 组件前后EL
由此可见，组件从玻璃到对地的漏电流通道电阻对PID效应也是有影响的。增加PID通道电阻来减少PID效应不仅是体现在提高封装材料的电阻上。整个通道的对地电阻都会对漏电流产生影响。在这个实验中因为测的是双玻组件，其模拟的边框漏电流通道可以在一定程度上反应边框电阻对PID的意义。
索比光伏网 https://news.solarbe.com/201312/09/45864.html
PID (Potential induced Degradation)，又称电势差诱导衰减，是指组件在户外经过一段时间的运行后出现输出功率降低，导致组件发电效率和电站运行效率降低。组件一旦发生PID效应，会大大影响电站的运营及效益，因而PID成为当前光伏业界普遍关注的热门话题。
目前已知的PID产生机理已为业界所熟悉，普遍认为从电池到封装材料，再经过玻璃，铝边框，与大地之间形成的漏电流通道是PID形成的主因。目前对PID解决方法的讨论和研究也集中在电池、封装材料上，抗PID的EVA已经成为业界所向。但从漏电流的通道来分析，边框对地之间的导电性也是漏电流的必经通道，从这个意义上说，如果能切断这一通道，或许也是解决或减缓PID效应的有效方法。
以下笔者从PID效应所密切联系的漏电流三个方面来阐述这一思路的可能性。
首先从封装材料的解决方案来分析。
目前从封装材料来解决PID的主要根据是减少EVA材料的水解和增加EVA本身的绝缘电阻，因而多采用较低VA含量，以及适当改变配方，将体积电阻从E14提高到E15数量级。其意义也就是降低组件的漏电流。据EVA厂商介绍某些抗PID性能的EVA封装的组件做PID测试时漏电流今有几微安（普通EVA封装的组件漏电流有几十到几百微安）。关于这方面的介绍已经很多，笔者不再赘述。同样是漏电流大小，如果能增加漏电流通道中从边框到地之间的电阻从而降低漏电流，或许对组件提高抗PID性能是有意义的。
其次，从PID室内模拟所用的不同方案来分析。
PID室内测试中多采用负偏压、1000小时、双八五、边框接地的方法来做。实验中并未强调组件的接地方法。在常温PID测试中有建议玻璃表面覆盖水或导电铜箔（或铝箔），在双八五试验箱中并未建议覆盖铜箔，只是说对于无边框组件应当在玻璃四周用铜箔围出一圈导电通道，用于形成接地用的模拟“边框”。
有报道做的如下试验说明了漏电流通道电阻对PID的影响。
选取4 件相同批次、相同材料的双玻组件（无金属边框）进行PID 测试，测试分别按以下方式进行：
A 组件：组件背面中间贴40cm*20cm 的铜箔，组件短接后连到电压源的负极，正极用夹子接触铜箔；
B 组件：组件背面中间贴40cm*20cm 的铜箔，正面全覆盖铜箔至距离边缘1cm 处，组件短接后连到电压源的负极，正极用夹子接触40cm*20cm 的铜箔；
C 组件：组件背面中间贴40cm*20cm 的铜箔，正面全覆盖铜箔至背面2cm，类似形成铜箔边框，组件短接后连到电压源的负极，正极用夹子接触40cm*20cm 的铜箔；
D 组件：组件正面全覆盖铜箔至背面2cm，类似形成铜箔边框，组件短接后连到电压源的负极，正极用夹子接触铜箔边框；
四种不同的接地方式分别对应的从向阳面玻璃对地的接地电阻为：
R(A)>R(B)>R(C)》R(D)。
每一件组件测试时都保持在75℃环境下，持续施加4 小时的偏压1000V，监控漏电流显示：PID漏电流
试验后进行功率测试，A、B、C 组件测试前后功率波动在1%以内，只有D 组件衰减了14.54%，对比D 组件前后EL
由此可见，组件从玻璃到对地的漏电流通道电阻对PID效应也是有影响的。增加PID通道电阻来减少PID效应不仅是体现在提高封装材料的电阻上。整个通道的对地电阻都会对漏电流产生影响。在这个实验中因为测的是双玻组件，其模拟的边框漏电流通道可以在一定程度上反应边框电阻对PID的意义。
索比光伏网 https://news.solarbe.com/201312/09/45864.html
